CEA-Leti開發(fā)單芯片CoolCube 3D技術(shù)
發(fā)布時(shí)間:
2015/04/08
轉(zhuǎn)自：eettaiwan
法國原子能署電子暨資訊技術(shù)實(shí)驗(yàn)室(CEA-Leti)宣布開發(fā)出單晶片(Monolithic) CoolCube 3D 設(shè)計(jì)途徑，其目標(biāo)在于成為第一個(gè)授權(quán)單晶片 3D 技術(shù)的單位之一。這項(xiàng) CoolCube 3D 晶片技術(shù)計(jì)劃由法國政府、IBM與高通(Qualcomm)等公司共同贊助合作。
根據(jù)法國格勒諾布爾-阿爾卑斯大學(xué)(University of Grenoble Alpes)教授Olivier Billoint表示，單晶片 CoolCub 技術(shù)結(jié)合了傳統(tǒng)的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)處理技術(shù)、在中間層利用冷卻 CMOS 制程步驟以及鎢互連與穿孔的單層堆疊，以及頂層的銅金屬。
“CoolCube 是單片3D晶片制造技術(shù)，底層采用傳統(tǒng)的 CMOS 熱制程，而內(nèi)層則利用 Billoint及其研究小組們認(rèn)為，他們開發(fā)的 CoolCube 3D 晶片設(shè)計(jì)途徑適用于傳統(tǒng)的 CMOS 制程，但所具有的優(yōu)點(diǎn)就像以 2D 平面晶片進(jìn)展到下一個(gè)制程節(jié)點(diǎn)一樣，從而延長了摩爾定律，只不過是以垂直的方向進(jìn)展。
“我們利用傳統(tǒng)的 2D CMOS 制程，在分層之間制造 3D 穿孔，所取得的優(yōu)點(diǎn)就像以 2D 進(jìn)展到更先進(jìn)的制程節(jié)點(diǎn)一樣，”Billoint表示，“我們預(yù)計(jì)這種途徑可使功耗降低30%，性能提高40%，晶片面積更大幅縮減52%。”
CEA-Leti的CoolCube 3D途徑是在底層采用傳統(tǒng)的“熱”CMOS制程，并以鎢代替銅，然后在中間層采用冷卻的CMOS制程，最后在頂層則以銅金屬互連完成設(shè)計(jì)。 （來源：CEA-Leti）
CEA-Leti進(jìn)行這項(xiàng)計(jì)劃的時(shí)間已經(jīng)長達(dá)八年，預(yù)計(jì)將在未來三年內(nèi)完成設(shè)計(jì)原型。該研究機(jī)構(gòu)期望能在2018年以前完成10nm制程的可用晶片。
然而，根據(jù)Billoint指出，在 3D 單晶片設(shè)計(jì)要能成為主流以前，還存在幾個(gè)必須解決的問題。首先是如何決定哪一層必須在哪一層之上以及添加哪些功能，特別是發(fā)熱的模組，如 CPU ——必須把這些特定模組放在單層或分成數(shù)層以便分別散熱？
3D 單片技術(shù)的另一個(gè)重要問題是在許多節(jié)點(diǎn)存在立方體內(nèi)部而無法以探針測試時(shí)如何實(shí)現(xiàn)設(shè)計(jì)？如何處理制程變異極端、特性化疊層熱行為以及尋找解決方法等。
最后，CEA-Leti認(rèn)為50/50的分層尺寸分布，并不一定都是最佳化的情況，因此目前正致力于打造一個(gè)可為每一分層實(shí)現(xiàn)最佳化的規(guī)則組合。
“為什么所有分層的尺寸應(yīng)該相同？有些人會用不同的制程技術(shù)，有些會執(zhí)行彼此不同的功能，而我們希望找到一種為每一分層尺寸實(shí)現(xiàn)最佳化的方法，”Billoint說。
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